LPDDR5原理简介
LPDDR5原理简介
标签： 手机关键接口技术
一、接口简介
1、什么是LPDDR？
介绍LPDDR之前得先了解什么是DDR？DDR全称为Double Data Rate SDRAM，中文名为“双倍数据率SDRAM”。DDR是在原有的SDRAM的基础上改进而来，严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR。而LPDDR是在DDR的基础上多了前缀LP(Low Power)，它拥有比同代DDR内存更低的功耗和更小的体积。
DDR与SDR区别：传统的SDR SDRAM只能在信号的上升沿进行数据传输，而DDR SDRAM却可以在信号的上升沿和下降沿都进行数据传输，所以DDR内存在每个时钟周期都可以完成两倍于SDRAM的数据传输量，这也是DDR的意义——Double Data Rate，双倍数据速率。
2、DDR，LPDDR，GDDR三者区别？
DDR: 英文全称Double Data Rate Synchronous Dynamic Random Access Memory。它主要应用在普通内存条；
LPDDR: 英文全称Low Power Double Data Rate Synchronous Dynamic Random Access Memory。它主要应用在智能手机，智能手表等对功耗，体积敏感得产品；
GDDR: 英文全称Graphics Double Data Rate Synchronous Dynamic Random Access Memory。主要用于高速图像处理的场合，比如计算机的显卡中，可以简单理解为专门为显卡而做的DDR内存，这种内存与普通DDR相比，拥有更高的时钟频率和更小的发热量。
二、LPDDR5物理接口介绍
美光LPDDR5 Eight-Die,Quad-Channel 引脚定义：
| 引脚名称 | 功能 |
|---|---|
| CK_t/CK_c | 地址/命令时钟，上升沿/下降沿同时采样，差分时钟输入。 |
| CS | 片选信号，时钟上升沿（下降沿）被采样，用于选择目标DIE。 |
| CA[6:0] | 命令/地址输入。 |
| DQ[15:0] | 数据输入/输出总线 |
| WCK[1:0]_t/WCK[1:0]_c | 写时钟，为差分输入 |
| RDQS[1:0]_t/RDQS[1:0]_c | 读选通信号（读时钟），为差分输出 |
| DMI[1:0] | 数据总线翻转，每byte数据后接一位DMI |
| ZQ | ZQ用于校准输出驱动强度。ZQ引脚需使用240Ω电阻连接到VDDQ上。 |
LPDDR5速率表：
各个引脚速率确定（以BG模式6400Mbps速率举例）：
1、看上表可见为BG模式6400Mbps为表格第一行的模式。
2、数据率为6400Mbps那么DQ=DMI=6400Mbps。
3、数据为双边沿采样，所以读/写时钟速率为数据的一半。WCK=RDQS=1/2DQ=3200MHz。
4、由上表可见WCK：CK=4:1，即CK=1/4WCK=800MHz。(CK速率在LPDDR5中最高就800MHz)
5、地址/命令为双边沿采样，所以地址/命令速率为时钟的两倍。CA=2*CK=1600Mbps。
6、片选信号为单边沿采样，所以片选信号速率与时钟速率一样。CS=CK=800Mbps。
DDR数据带宽、容量计算：
1、DDR数据接口带宽 = 通道带宽 X 通道数 X 数据时钟频率 X 2 / 8
例如：假设下图LPDDR5时钟工作在3200MHz下。
下图的LPDDR5的数据接口带宽 = 16bit X 4 X 3200MHz X 2 / 8 = 51200GB/S。
2、DDR容量 = 单DIE容量 X DIE的数量
例如：
下图的LPDDR5的容量 = 8Gb X 8 = 64Gb = 8GB。
LPDDR5 Eight-Die,Quad-Channel内部Channel 、RANK 、DIE关系框图：
Channel 、RANK 、DIE、Bank定义
1、Channel： 数据传输通道。
2、RANK：rank是为了凑cpu的位数。例如cpu是64bit的，但是LPDDR的单DIE一般是4bit、8bit或者16bit，如上图单DIE为16bit所以要凑4个，也就是数据位扩展，这4个就叫一个rank。
3、DIE：芯片内部封装的晶圆。
4、Bank：简单的说就是一个行，列组成的矩阵。芯片里面最小的存储单元排列成的矩阵就是Bank。
三、LPDDR5用到的相关技术
1、ODT技术
ODT(On-die termination)是从DDR2 SDRAM时代开始新增的功能。其允许用户通过读写寄存器，来控制DDR SDRAM中内部的终端电阻的连接或者断开。从上图的美光LPDDR5 Eight-Die，Quad-Channel的封装原理图可看出，一个通道挂载了两个Die，单数据传输时，只有一个Die是目标Die（Target Die）另一个Die（Non-Target Die）则是不工作的。当信号传输时，Non-Target Die那端的阻抗非常大，就会有很严重的信号反射，从而造成接收端信号完整性下降。如果这时候存在ODT电阻，那么信号就可以在ODT电阻处消耗掉，减少这些信号在电路上形成的反射，进而增强信号完整性。
含有ODT电阻的引脚有CK_c/CK_t、CA、DMI、DQ、WCK_c/WCK_t。可根据需求配置。能配置的ODT值为40Ω、48Ω、60Ω、80Ω、120Ω、240Ω。全为能被校准引脚ZQ外接标准电阻（240Ω）整除的数。
LPDDR5读/写模式下的拓扑图：
2、读写训练 Read/Write Training
读写训练大概会经过以下几个步骤：
1、运行算法，以对齐 DRAM 的时钟信号 CK 与数据有效信号 DQS 的边沿
2、运行算法，确定 DRAM 颗粒的读写延迟
3、将采样时刻移动至读取数据眼图的中央
4、报告错误，如果此时的信号完整性实在太差，没办法确保可靠的读写操作
为什么要进行读写训练？
一般LPDDR5芯片内部的一个Channel会连接有多个Die，这就使得走线需为星形连接。从主机角度来看，主机到Memory芯片内的各个Die的走线距离是不同的；从Memory角度看，它内部每个Die的时钟与各个数据线之间的走线延时也是不同的。为了消除这两个影响，就引入了读写训练。最终要达到的效果就是写操作时，时钟边沿对齐数据眼中心；读操作时，DQS边沿对齐数据眼中心。